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CORE-ET 当前承载 CORE-ET Agentic Silicon Platform（ETASP），尝试把可复用硬件 IP 组织成便于智能代理辅助翻译、验证、文档化和集成的形式。主分支正在将原始 CORE-ET 模块转换为带独立文档、技术抽象层和 Verilator 测试的 lowRISC 风格 SystemVerilog；历史 RTL 与微架构资料则保留在 erbium 分支。想了解当前 IP 工作流实验的读者应查看主分支，需要原始 manycore/MRAM 时代实现的读者应转到 erbium 分支。
建议起步
分类：IP 组件状态：编辑判断 · 维护中适合：研究人员
核心速览
- 当前定位：CORE-ET Agentic Silicon Platform（ETASP），属于 Ainekko 项目
- 主分支工作：把原始 CORE-ET 模块转换为带文档的 lowRISC 风格 SystemVerilog IP
- 验证：使用 Verilator 单元测试，并与原始源码树进行并行 RTL 协同仿真
- 技术抽象：已覆盖通用仿真、iCE40 和 Xilinx FPGA，ASIC 支持仍是后续工作
- 历史边界：原始 CORE-ET RTL 与微架构文档保留在 erbium 分支
延伸资源
82星标
22分叉
SystemVerilog仓库主要语言（GitHub）
分类
IP 组件SoC 与子系统
标签
OpenHWRISC-VIPSoCSilicon PlatformAgenticIP CatalogSystemVerilog
适合人群
研究人员工程师贡献者
贡献活跃度低活跃度
2
贡献者
3
待处理 Issues
0
近期提交（4 周）
4
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。