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建议起步
分类：处理器核心状态：OpenHW · 维护中适合：工程师
核心速览
- 家族范围：CVE2 当前包含 CV32E20 核心
- 架构：高度参数化的 32 位、两级流水、顺序执行嵌入式处理器
- 指令集：RV32I 或 RV32E，支持压缩指令，乘除法可配置；核查版本没有独立的 RV32C 启用开关
- 来源：由 lowRISC Ibex 分支演进，并可追溯到 PULP Zero-riscy 核心
- 验证边界：仓库内简单 testbench 仅供实验，项目验证主要位于 cv32e20-dv 与 core-v-verif
延伸资源
72星标
47分叉
SystemVerilog仓库主要语言（GitHub）
分类
处理器核心
标签
OpenHWRISC-VCoreEmbedded-classLow PowerUltra-CompactSystemVerilogRV32MicrocontrollerLow-Area
适合人群
工程师学生贡献者
架构 / 侧重点
嵌入式级低功耗侧重
贡献活跃度中等活跃
75
贡献者
160
待处理 Issues
9
近期提交（4 周）
12
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
相关项目
CV32E40P
CV32E40P 是一款紧凑的四级顺序执行 32 位 RISC-V 核心，面向嵌入式和 MCU 级系统。它以 RV32IMC 为基础，可选浮点能力，并加入用于提高代码密度、DSP 类运算性能和能效的 PULP 自定义扩展。该项目拥有较完整的文档、成熟的 v1 版本以及共享的 CORE-V 验证流程，既适合学习一款面向工程应用的嵌入式核心，也适合进行小型 SoC 集成与扩展研究。
CORE-V MCU
CORE-V MCU 是一套以 CV32E40P 为处理器核心、由 PULPissimo 演进而来的独立微控制器级 SoC 平台。该仓库把处理器集成、存储器、外设、FPGA 目标、仿真流程和 JTAG 调试组合成完整系统，而不是再提供一款 CPU 核心。对于希望理解 CORE-V 核心如何构成 ASIC 或 FPGA MCU 的工程师，它是有价值的参考，并提供 Nexys A7 与 Genesys 2 的实际上板路径。