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建议起步
分类：处理器核心状态：编辑判断 · 成熟适合：工程师
核心速览
- 架构：32 位、四级流水、顺序执行的嵌入式 RISC-V 核心
- 指令集：RV32IMC，可选 F 或 Zfinx，并支持 PULP 自定义扩展
- 来源：由 PULP Platform 团队的 RI5CY 核心演进而来，2020 年进入 OpenHW
- 成熟度：CV32E40Pv1 v1.0.0 已达到 TRL-5，但验证范围不含 F 和 XPULP；CV32E40Pv2 v1.8.3 尚未达到其 TRL-5 目标，不能直接沿用 v1 的验证结论
- 验证边界：正式验证环境位于 core-v-verif；RTL 仓库中的简单 testbench 仅用于实验
延伸资源
1,310星标
554分叉
SystemVerilog仓库主要语言（GitHub）
分类
处理器核心
标签
OpenHWRISC-VCoreEmbedded-classLow PowerRV32IMFCRV32Embedded MCUPULPSystemVerilog
适合人群
工程师学生研究人员贡献者
架构 / 侧重点
嵌入式级低功耗侧重
贡献活跃度低活跃度
41
贡献者
60
待处理 Issues
2
近期提交（4 周）
20
开放中 PR
数据更新于 2026年10月12日
知识库
2 篇论文
Near-Threshold RISC-V Core With DSP Extensions for Scalable IoT Endpoint Devices
Michael Gautschi, Pasquale Davide Schiavone, Andreas Traber, et al.
IEEE Transactions on VLSI Systems, 2017
查看论文Slow and steady wins the race? A comparison of ultra-low-power RISC-V cores for Internet-of-Things applications
Pasquale Davide Schiavone, Francesco Conti, Davide Rossi, et al.
PATMOS, 2017
查看论文已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
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CV32E40X
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