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CORE-V MCU 是一套以 CV32E40P 为处理器核心、由 PULPissimo 演进而来的独立微控制器级 SoC 平台。该仓库把处理器集成、存储器、外设、FPGA 目标、仿真流程和 JTAG 调试组合成完整系统，而不是再提供一款 CPU 核心。对于希望理解 CORE-V 核心如何构成 ASIC 或 FPGA MCU 的工程师，它是有价值的参考，并提供 Nexys A7 与 Genesys 2 的实际上板路径。
建议起步
分类：SoC 与子系统状态：编辑判断 · 维护中适合：学生
核心速览
- 来源：由 PULPissimo 演进，并作为独立 OpenHW 项目维护
- 处理器：以 CV32E40P 为核心，面向 ASIC 与 FPGA 的 MCU 实现
- FPGA 流程：提供预编译 Nexys A7 快速体验，以及 Nexys A7 和 Genesys 2 构建目标
- 工具：涉及 Make、FuseSoC、Verilator、Vivado 和 Questa 仿真目标
- 调试：IEEE 1149.1 JTAG Test Access Port 与 RISC-V Debug Transport Module
- 研究背景：Quentin、Arnold 论文介绍相关前身设计，不代表当前 CORE-V MCU 版本已通过量产验证，也不能直接沿用其中的性能数据
延伸资源
213星标
79分叉
SystemVerilog仓库主要语言（GitHub）
分类
SoC 与子系统
标签
OpenHWRISC-VSoCMicrocontrollerOpenhwgroupSystemVerilogReference SoCPeripheral IntegrationFPGAEmbedded
适合人群
学生工程师贡献者
贡献活跃度低活跃度
20
贡献者
76
待处理 Issues
1
近期提交（4 周）
9
开放中 PR
数据更新于 2026年10月12日
知识库
2 篇论文
Quentin: an Ultra-Low-Power PULPissimo SoC in 22nm FDX
Pasquale Davide Schiavone, Davide Rossi, Antonio Pullini, et al.
IEEE S3S, 2018
查看论文Arnold: An eFPGA-Augmented RISC-V SoC for Flexible and Low-Power IoT End Nodes
Pasquale Davide Schiavone, Davide Rossi, Alfio Di Mauro, et al.
IEEE Transactions on VLSI Systems, 2021
查看论文已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
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core-v-mcu-uvm 是为提升 CORE-V MCU 验证成熟度而建设的芯片级与子系统级 UVM 环境，目标指向 TRL-5 及更高阶段。它覆盖完整 MCU，也包含 APB timer 等模块的可复用验证环境，并通过 submodule 引入被测 RTL。该仓库更适合有经验的 DV 工程师，因为流程依赖 Moore.io 软件包、特定仿真器，部分验证 IP 还需要授权的 Datum 组件；TRL-5 是项目目标，并不代表已经达成。