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core-v-mcu-uvm 是为提升 CORE-V MCU 验证成熟度而建设的芯片级与子系统级 UVM 环境，目标指向 TRL-5 及更高阶段。它覆盖完整 MCU，也包含 APB timer 等模块的可复用验证环境，并通过 submodule 引入被测 RTL。该仓库更适合有经验的 DV 工程师，因为流程依赖 Moore.io 软件包、特定仿真器，部分验证 IP 还需要授权的 Datum 组件；TRL-5 是项目目标，并不代表已经达成。
建议起步
分类：验证工具状态：编辑判断 · 近期低活跃适合：工程师
核心速览
- 目标：推动 CORE-V MCU 验证达到 TRL-5 及更高阶段，这是目标而非已完成里程碑
- 范围：芯片级 CORE-V MCU 环境与 testbench，以及 APB timer 子系统环境
- RTL 边界：CORE-V MCU 通过 Git submodule 引入，并不在本仓库维护
- 工具：涉及 Moore.io 软件包、Metrics DSim Cloud、Vivado 和特定仿真器流程
- 访问要求：部分 VIP 库需要 Moore.io 账户和授权的 Datum 软件包
延伸资源
29星标
9分叉
SystemVerilog仓库主要语言（GitHub）
分类
验证工具
标签
OpenHWRISC-VVerificationUVM TestbenchSoC VerificationUVMSystemVerilogMCU
适合人群
工程师
验证类型
UVM 测试平台
贡献活跃度低活跃度
2
贡献者
17
待处理 Issues
0
近期提交（4 周）
0
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
相关项目
CORE-V MCU
CORE-V MCU 是一套以 CV32E40P 为处理器核心、由 PULPissimo 演进而来的独立微控制器级 SoC 平台。该仓库把处理器集成、存储器、外设、FPGA 目标、仿真流程和 JTAG 调试组合成完整系统，而不是再提供一款 CPU 核心。对于希望理解 CORE-V 核心如何构成 ASIC 或 FPGA MCU 的工程师，它是有价值的参考，并提供 Nexys A7 与 Genesys 2 的实际上板路径。
CORE-V Verification
core-v-verif 是 CORE-V 处理器共享的功能验证基础设施，汇集可复用 UVM 组件、仿真 Makefile、验证库、工具脚本、第三方依赖及 DV 计划，并设有 CV32E40P、CV32E40X、CV32E40S 的专用目录。验证工程师可以先了解共用方法，再选择对应核心的流程。验证 CVA6 应进入 CVA6 仓库自身的 verif 目录：当前 core-v-verif 源码树没有 CVA6 专用目录，但 CVA6 相关环境可以复用其中的共享组件。