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CVA6 是可配置的六级顺序执行 CORE-V 处理器家族，覆盖 32 位与 64 位嵌入式及应用级系统。现有 RTL 已包含 CV32A60X 等单发射配置和 CV32A65X 等双发射配置。指令集扩展、特权级和虚拟内存能力取决于所选配置：应用级配置可运行 Linux，而嵌入式 CV32A60X、CV32A65X 配置不包含 MMU 或 S/U 模式。仓库汇集处理器 RTL、验证环境、FPGA 集成与文档，适合核心选型、微架构研究，以及通过 CV-X-IF 探索自定义扩展。
CV32E40P 是一款紧凑的四级顺序执行 32 位 RISC-V 核心，面向嵌入式和 MCU 级系统。它以 RV32IMC 为基础，可选浮点能力，并加入用于提高代码密度、DSP 类运算性能和能效的 PULP 自定义扩展。该项目拥有较完整的文档、成熟的 v1 版本以及共享的 CORE-V 验证流程，既适合学习一款面向工程应用的嵌入式核心，也适合进行小型 SoC 集成与扩展研究。
CVW（CORE-V Wally）是一款用 SystemVerilog 编写的可配置五级流水 RISC-V 处理器，配置范围从精简的 RV32E 核心一直延伸到功能完整的 RV64GC 应用处理器。它可选多种指令扩展、缓存、分支预测、虚拟内存和常见平台外设，并能够在 FPGA 上启动 Linux。项目与 RISC-V System-on-Chip Design 教材紧密配套，提供示例和回归流程，因此对学生较友好，同时也具备支持体系结构与 SoC 研究的配置深度。
CV32E40X 是一款面向计算型嵌入式系统的紧凑四级顺序执行 32 位 RISC-V 核心。它最突出的能力是 CORE-V-XIF：设计者可以把自定义指令放在外部协处理器中实现，而不必直接修改 CPU 流水线内部逻辑。该核心适合研究领域专用加速与指令扩展集成，但使用者也应了解，它目前被视为技术上较成熟，却没有继续朝 TRL-5 目标推进。
CV32E40S 是一款面向安全型嵌入式系统的紧凑四级顺序执行 32 位 RISC-V 核心。它沿用 CV32E40P 技术路线，并增加 Machine/User 特权模式、增强型物理内存保护、抗篡改机制和 Xsecure 扩展。该项目适合评估重视隔离与保护能力的 MCU 设计；它关注的是安全防护，并不是 CVA6-Safe 所代表的锁步与容错方案。
CVA5 是一款专门面向 FPGA 实现的可配置 32 位 RISC-V 软核。它源自西蒙弗雷泽大学的 Taiga 项目，支持 RV32IMAFD，并采用并行、可变延迟执行单元，便于加入新的功能单元而不必让所有运算服从固定延迟。该项目更适合 FPGA 体系结构研究和定制处理器原型验证；其状态为已完成的 TRL-3 项目，因此应作为研究平台评估，而不是仍在持续迈向量产成熟度的核心。
CVE2 是 OpenHW 的低复杂度嵌入式核心家族，目前主要由两级流水的 CV32E20 代表。该核心采用 32 位顺序执行设计，支持 RV32I 或 RV32E 及压缩指令，乘除法实现可配置，适合面积和能耗优先于峰值性能的控制型系统。学生可以借它理解精简的现代处理器流水线；工程使用则应结合 cv32e20-dv 与共享的 core-v-verif 基础设施开展验证。
CV32E41P 是一款由 CV32E40P 派生的四级顺序执行 32 位 RISC-V 原型核心，目前仓库已经归档。它主要用于探索 Zfinx、Zce 与 Xpulp 自定义扩展的实现，OpenHW 将其记录为 TRL-3 概念验证，而不是面向量产的目标。该仓库仍适合研究相关扩展的历史实现，但新的产品设计应优先选择仍在维护的 CORE-V 核心。
core-v-verif 是 CORE-V 处理器共享的功能验证基础设施，汇集可复用 UVM 组件、仿真 Makefile、验证库、工具脚本、第三方依赖及 DV 计划，并设有 CV32E40P、CV32E40X、CV32E40S 的专用目录。验证工程师可以先了解共用方法，再选择对应核心的流程。验证 CVA6 应进入 CVA6 仓库自身的 verif 目录：当前 core-v-verif 源码树没有 CVA6 专用目录，但 CVA6 相关环境可以复用其中的共享组件。
FORCE-RISCV 是一款用于生成 RISC-V 指令序列的验证工具，能够以大量、可控制的测试程序对处理器实现施加压力。它会随机选择指令、寄存器、地址与数据，同时允许用户通过 Python 模板约束生成过程、控制特权级切换，并构造多进程或多线程场景。生成的 ELF 与汇编文件可送入 RTL 仿真，Handcar 则提供基于 Spike 的参考执行路径，适合需要比手写定向测试更广覆盖面的验证工程师。
core-v-mcu-uvm 是为提升 CORE-V MCU 验证成熟度而建设的芯片级与子系统级 UVM 环境，目标指向 TRL-5 及更高阶段。它覆盖完整 MCU，也包含 APB timer 等模块的可复用验证环境，并通过 submodule 引入被测 RTL。该仓库更适合有经验的 DV 工程师，因为流程依赖 Moore.io 软件包、特定仿真器，部分验证 IP 还需要授权的 Datum 组件；TRL-5 是项目目标，并不代表已经达成。
cv-hpdcache-verif 是 CV-HPDCache 子系统的专用验证环境，覆盖缓存控制器与预取器，并提供由 Python 驱动的编译、单项测试和回归流程。它适合从事缓存正确性和子系统集成的工程师，但目前并不是开箱即用的稳定验证基线：公开资料只确认 CFG1 可工作，SystemVerilog PLRU 模型被停用，可选 AXI5 适配器也尚未完成验证。缓存 RTL 本身位于独立的 cv-hpdcache 仓库。
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快照更新于 2026年10月12日
