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CVW（CORE-V Wally）是一款用 SystemVerilog 编写的可配置五级流水 RISC-V 处理器，配置范围从精简的 RV32E 核心一直延伸到功能完整的 RV64GC 应用处理器。它可选多种指令扩展、缓存、分支预测、虚拟内存和常见平台外设，并能够在 FPGA 上启动 Linux。项目与 RISC-V System-on-Chip Design 教材紧密配套，提供示例和回归流程，因此对学生较友好，同时也具备支持体系结构与 SoC 研究的配置深度。
建议起步
分类：处理器核心状态：OpenHW · 维护中适合：学生
核心速览
- 架构：五级流水 SystemVerilog 处理器，可配置为 RV32 或 RV64
- 配置范围：从精简 RV32E 到带 RVA22S64 profile 特性的 RV64GC
- 可选系统功能：缓存、分支预测、虚拟内存、PMP、CLINT、PLIC、UART 和 GPIO
- 已展示能力：通过 RISC-V 架构测试，并可在仿真和 FPGA 上启动 Linux
- 成熟度与学习资源：当前标注为 TRL-4，并配套教材、环境脚本、示例、测试与回归流程
延伸资源
643星标
581分叉
SystemVerilog仓库主要语言（GitHub）
分类
处理器核心学习友好
标签
OpenHWRISC-VCoreLearning-friendlyApplication-classEmbedded-classEducationTextbookConfigurableSystemVerilog
适合人群
学生研究人员工程师贡献者
架构 / 侧重点
应用级嵌入式级
贡献活跃度高度活跃
85
贡献者
9
待处理 Issues
143
近期提交（4 周）
61
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
相关项目
CVW Architectural Verification
cvw-arch-verif 是 CORE-V Wally 早期使用的架构验证工作区，包含面向 RVA22S64 及相关 RV32 扩展的测试计划、covergroup 和定向测试。该仓库已经弃用，测试、覆盖率资料和继续维护的框架均已迁移到 riscv-arch-test。它目前主要适合查阅历史实现或处理迁移问题；新的架构测试工作应直接从上游 RISC-V 仓库开始。
CVA6
CVA6 是可配置的六级顺序执行 CORE-V 处理器家族，覆盖 32 位与 64 位嵌入式及应用级系统。现有 RTL 已包含 CV32A60X 等单发射配置和 CV32A65X 等双发射配置。指令集扩展、特权级和虚拟内存能力取决于所选配置：应用级配置可运行 Linux，而嵌入式 CV32A60X、CV32A65X 配置不包含 MMU 或 S/U 模式。仓库汇集处理器 RTL、验证环境、FPGA 集成与文档，适合核心选型、微架构研究，以及通过 CV-X-IF 探索自定义扩展。