OpenHW Explorer
项目探索学习中心资源库资讯关于
GitHub
首页项目FORCE-RISCV
返回项目列表

FORCE-RISCV

近期低活跃OpenHW Explorer 编辑判断

FORCE-RISCV 是一款用于生成 RISC-V 指令序列的验证工具，能够以大量、可控制的测试程序对处理器实现施加压力。它会随机选择指令、寄存器、地址与数据，同时允许用户通过 Python 模板约束生成过程、控制特权级切换，并构造多进程或多线程场景。生成的 ELF 与汇编文件可送入 RTL 仿真，Handcar 则提供基于 Spike 的参考执行路径，适合需要比手写定向测试更广覆盖面的验证工程师。

已核验资料官方来源核对日期 2026-07-165 个来源主要来源
还有 4 个来源
来源 2来源 3来源 4来源 5

建议起步

分类：验证工具状态：编辑判断 · 近期低活跃适合：工程师
先看 GitHub

核心速览

  • 用途：为 RISC-V 处理器验证生成约束随机指令序列
  • 生成模型：在用户约束下随机化指令、寄存器、地址和数据
  • 测试编写：通过 Python 模板调用 FORCE-RISCV API 构造场景与执行模式
  • 输出：可执行 ELF 和反汇编文件，可用于 RTL 仿真与人工检查
  • 参考路径：集成基于 Spike RISC-V 指令集模拟器的 Handcar

延伸资源

FORCE-RISCV User Manual v0.8项目源码或配套资料FORCE-RISCV quick start项目源码或配套资料CORE-V verification environment项目源码或配套资料
317星标
79分叉
C++仓库主要语言（GitHub）
在 GitHub 查看

分类

验证工具工具和 SDK

标签

OpenHWRISC-VVerificationToolsTest GenerationConstrained RandomPythonC++

适合人群

工程师研究人员

验证类型

测试生成

贡献活跃度低活跃度

13

贡献者

18

待处理 Issues

0

近期提交（4 周）

2

开放中 PR

数据更新于 2026年10月12日

已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。

相关项目

CORE-V Verification

core-v-verif 是 CORE-V 处理器共享的功能验证基础设施，汇集可复用 UVM 组件、仿真 Makefile、验证库、工具脚本、第三方依赖及 DV 计划，并设有 CV32E40P、CV32E40X、CV32E40S 的专用目录。验证工程师可以先了解共用方法，再选择对应核心的流程。验证 CVA6 应进入 CVA6 仓库自身的 verif 目录：当前 core-v-verif 源码树没有 CVA6 专用目录，但 CVA6 相关环境可以复用其中的共享组件。

OpenHW Explorer
许可说明项目 GitHub反馈 ↗OpenHW GitHubOpenHW Foundation 网站文档中心
Alex ChenLinkedIn
[email protected]

OpenHW Explorer 是独立社区项目，并非 OpenHW Foundation 官方网站。