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core-v-cores 是 OpenHW CORE-V 处理器的权威家族总览。它本身不保存处理器 RTL，而是对 CVA6、CVW、CVE4、CVE2 和 CVA5 家族进行说明并链接到各实现仓库，同时记录命名规则、发布与 RTL Freeze 规则、TRL 进展和架构标识值。初学者可以先用它理解各核心之间的关系再选择仓库；工程师则应通过其中的发布表区分家族路线与某个具体配置的实际成熟度。
建议起步
分类：文档状态：编辑判断 · 维护中适合：学生
核心速览
- 产物类型：CORE-V 家族路线与发布文档，各核心 RTL 位于独立仓库
- 覆盖家族：CVA6、CVW/Wally、CVE4、CVE2 和 CVA5
- 配置差异：CVA6 已包含单发射 CV32A60X 与双发射 CV32A65X 的 RTL 配置；存在实现与达到发布 TRL 需要分别确认
- 发布规则：达到目标 TRL 会产生一个 major release，也称 RTL Freeze
- 标识：记录 OpenHW mvendorid 0x602，以及已发布核心的 marchid 和 mimpid
延伸资源
377星标
27分叉
分类
文档
标签
OpenHWRISC-VDocumentationCORE-V FamilyRoadmap
适合人群
学生工程师研究人员贡献者
贡献活跃度低活跃度
5
贡献者
1
待处理 Issues
0
近期提交（4 周）
1
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
相关项目
CVA6
CVA6 是可配置的六级顺序执行 CORE-V 处理器家族，覆盖 32 位与 64 位嵌入式及应用级系统。现有 RTL 已包含 CV32A60X 等单发射配置和 CV32A65X 等双发射配置。指令集扩展、特权级和虚拟内存能力取决于所选配置：应用级配置可运行 Linux，而嵌入式 CV32A60X、CV32A65X 配置不包含 MMU 或 S/U 模式。仓库汇集处理器 RTL、验证环境、FPGA 集成与文档，适合核心选型、微架构研究，以及通过 CV-X-IF 探索自定义扩展。
CVW (Wally)
CVW（CORE-V Wally）是一款用 SystemVerilog 编写的可配置五级流水 RISC-V 处理器，配置范围从精简的 RV32E 核心一直延伸到功能完整的 RV64GC 应用处理器。它可选多种指令扩展、缓存、分支预测、虚拟内存和常见平台外设，并能够在 FPGA 上启动 Linux。项目与 RISC-V System-on-Chip Design 教材紧密配套，提供示例和回归流程，因此对学生较友好，同时也具备支持体系结构与 SoC 研究的配置深度。
CV32E40P
CV32E40P 是一款紧凑的四级顺序执行 32 位 RISC-V 核心，面向嵌入式和 MCU 级系统。它以 RV32IMC 为基础，可选浮点能力，并加入用于提高代码密度、DSP 类运算性能和能效的 PULP 自定义扩展。该项目拥有较完整的文档、成熟的 v1 版本以及共享的 CORE-V 验证流程，既适合学习一款面向工程应用的嵌入式核心，也适合进行小型 SoC 集成与扩展研究。
CVE2 (CV32E20)
CVE2 是 OpenHW 的低复杂度嵌入式核心家族，目前主要由两级流水的 CV32E20 代表。该核心采用 32 位顺序执行设计，支持 RV32I 或 RV32E 及压缩指令，乘除法实现可配置，适合面积和能耗优先于峰值性能的控制型系统。学生可以借它理解精简的现代处理器流水线；工程使用则应结合 cv32e20-dv 与共享的 core-v-verif 基础设施开展验证。
CVA5
CVA5 是一款专门面向 FPGA 实现的可配置 32 位 RISC-V 软核。它源自西蒙弗雷泽大学的 Taiga 项目，支持 RV32IMAFD，并采用并行、可变延迟执行单元，便于加入新的功能单元而不必让所有运算服从固定延迟。该项目更适合 FPGA 体系结构研究和定制处理器原型验证；其状态为已完成的 TRL-3 项目，因此应作为研究平台评估，而不是仍在持续迈向量产成熟度的核心。