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建议起步
分类：处理器核心状态：OpenHW · 已完成适合：工程师
核心速览
- 目标：针对 FPGA 实现优化的 32 位 RISC-V 软处理器
- 指令集：核心仓库支持 RV32IMAFD；家族总览采用较简化的 RV32IMA 表述，具体实现以核心仓库为准
- 实现：强调可扩展性与高度可配置性的 SystemVerilog RTL
- 微架构：支持并行、可变延迟执行单元，并便于加入新的执行单元
- 来源与成熟度：源自 Taiga 项目，在 OpenHW 中以 TRL-3 完成
延伸资源
139星标
36分叉
SystemVerilog仓库主要语言（GitHub）
分类
处理器核心
标签
OpenHWRISC-VCoreApplication-classFPGAApplication CoreSystemVerilogApplication-ClassPipeline
适合人群
工程师研究人员
架构 / 侧重点
应用级
贡献活跃度低活跃度
9
贡献者
4
待处理 Issues
0
近期提交（4 周）
0
开放中 PR
数据更新于 2026年10月12日
知识库
2 篇论文
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
相关项目
CVA6
CVA6 是可配置的六级顺序执行 CORE-V 处理器家族，覆盖 32 位与 64 位嵌入式及应用级系统。现有 RTL 已包含 CV32A60X 等单发射配置和 CV32A65X 等双发射配置。指令集扩展、特权级和虚拟内存能力取决于所选配置：应用级配置可运行 Linux，而嵌入式 CV32A60X、CV32A65X 配置不包含 MMU 或 S/U 模式。仓库汇集处理器 RTL、验证环境、FPGA 集成与文档，适合核心选型、微架构研究，以及通过 CV-X-IF 探索自定义扩展。
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