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CVFPU（FPnew）是一款可参数化的 SystemVerilog 浮点单元，面向处理器与加速器。当前内置 FP32、FP64、FP16、FP8 和 FP16ALT 格式，可配置运算集合、流水线方式及 packed SIMD。其他指数和尾数位宽需要扩展格式定义，并检查受影响的运算与验证覆盖；binary128 不是现成可选的内置格式。它既适合常规 RISC-V 浮点计算，也适合混合精度研究。项目目标是实现 IEEE 754-2008 行为，但可选 PULP DivSqrt 实现在部分场景存在舍入和 inexact 标志限制。
建议起步
分类：IP 组件状态：编辑判断 · 维护中适合：工程师
核心速览
- 设计：高度参数化的 SystemVerilog 浮点单元，也称 FPnew
- 内置格式：FP32、FP64、FP16、FP8 和 FP16ALT；其他格式需要修改 package 定义并补充相应验证
- 运算：算术、融合乘加、除法、平方根、比较、转换、分类和可选 packed SIMD
- 标准定位：目标是实现 IEEE 754-2008 行为，但没有无条件完全符合的声明
- 已知限制：PULP DivSqrt 选项在部分场景存在舍入和 inexact flag 问题
延伸资源
642星标
173分叉
SystemVerilog仓库主要语言（GitHub）
分类
IP 组件
标签
OpenHWRISC-VIPFloating PointTransprecisionFPUIEEE 754SystemVerilogParametric
适合人群
工程师研究人员贡献者
贡献活跃度低活跃度
25
贡献者
44
待处理 Issues
1
近期提交（4 周）
9
开放中 PR
数据更新于 2026年10月12日
知识库
1 篇论文
FPnew: An Open-Source Multiformat Floating-Point Unit Architecture for Energy-Proportional Transprecision Computing
Stefan Mach, Fabian Schuiki, Florian Zaruba, Luca Benini
IEEE Transactions on VLSI Systems, 2021
查看论文已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
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