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cvfpu-uvm 是用于验证 CVFPU 的专用 UVM 环境，被测对象是 CVA6 使用的浮点单元 wrapper。它整合测试计划、agent、scoreboard、回归列表，以及通过 SystemVerilog DPI 接入的 C++ 参考模型，并依赖 CVA6 与 core-v-verif。若工程师需要验证浮点运算和 wrapper 集成，这里是合适的入口，但现有流程主要面向已列出的商业仿真器。
建议起步
分类：验证工具状态：编辑判断 · 维护中适合：工程师
核心速览
- 被测对象：CVFPU 浮点单元的 CVA6 wrapper
- Testbench：包含 UVM environment、agent、scoreboard、测试、顶层 testbench 和回归列表
- 参考模型：编译为共享库并通过 DPI 连接 SystemVerilog 的 C++ 模型
- 依赖：以 Git submodule 方式引入 CVA6 与 core-v-verif
- 仿真器支持：提供 QuestaSim、Xcelium 和 VCS 流程
- 覆盖边界：仅面向 CVA6 wrapper，不支持向量浮点测试；RMM/ROD/DYN 尚未充分验证，FP32/64/16 以外格式仅测 F2F，F2I/I2F 仅覆盖 INT32/64；部分回归会暴露已知 DUT 缺陷
延伸资源
25星标
12分叉
Perl仓库主要语言（GitHub）
分类
验证工具
标签
OpenHWRISC-VVerificationUVM TestbenchIEEE 754FPU VerificationUVMFPUFloating Point
适合人群
工程师研究人员贡献者
验证类型
UVM 测试平台
贡献活跃度低活跃度
4
贡献者
1
待处理 Issues
0
近期提交（4 周）
1
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
相关项目
CVFPU
CVFPU（FPnew）是一款可参数化的 SystemVerilog 浮点单元，面向处理器与加速器。当前内置 FP32、FP64、FP16、FP8 和 FP16ALT 格式，可配置运算集合、流水线方式及 packed SIMD。其他指数和尾数位宽需要扩展格式定义，并检查受影响的运算与验证覆盖；binary128 不是现成可选的内置格式。它既适合常规 RISC-V 浮点计算，也适合混合精度研究。项目目标是实现 IEEE 754-2008 行为，但可选 PULP DivSqrt 实现在部分场景存在舍入和 inexact 标志限制。
CVA6
CVA6 是可配置的六级顺序执行 CORE-V 处理器家族，覆盖 32 位与 64 位嵌入式及应用级系统。现有 RTL 已包含 CV32A60X 等单发射配置和 CV32A65X 等双发射配置。指令集扩展、特权级和虚拟内存能力取决于所选配置：应用级配置可运行 Linux，而嵌入式 CV32A60X、CV32A65X 配置不包含 MMU 或 S/U 模式。仓库汇集处理器 RTL、验证环境、FPGA 集成与文档，适合核心选型、微架构研究，以及通过 CV-X-IF 探索自定义扩展。