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建议起步
分类：处理器核心状态：OpenHW · 维护中适合：工程师
核心速览
- 架构：32 位、四级流水、顺序执行的嵌入式 RISC-V 核心
- 指令集选项：RV32I 或 RV32E、M 或 Zmmul、压缩与位操作扩展，以及 Xsecure
- 防护能力：Machine/User 模式、增强型 PMP 和抗篡改机制
- 来源：由 CV32E40P 及更早的 PULP RI5CY 技术路线演进而来
- 验证：专用 UVM 与形式验证位于 cv32e40s-dv，共享基础设施来自 core-v-verif
- 成熟度：家族表将其描述为成熟设计，但没有积极推进 TRL 目标；组织目录中的 Active Development 不等于已经达到 TRL，也不代表安全认证
延伸资源
163星标
29分叉
SystemVerilog仓库主要语言（GitHub）
分类
处理器核心
标签
OpenHWRISC-VCoreEmbedded-classSecurity-focusedSecurityPMPIoTSystemVerilog
适合人群
工程师研究人员贡献者
架构 / 侧重点
嵌入式级信息安全侧重
贡献活跃度低活跃度
43
贡献者
4
待处理 Issues
0
近期提交（4 周）
2
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
相关项目
CV32E40P
CV32E40P 是一款紧凑的四级顺序执行 32 位 RISC-V 核心，面向嵌入式和 MCU 级系统。它以 RV32IMC 为基础，可选浮点能力，并加入用于提高代码密度、DSP 类运算性能和能效的 PULP 自定义扩展。该项目拥有较完整的文档、成熟的 v1 版本以及共享的 CORE-V 验证流程，既适合学习一款面向工程应用的嵌入式核心，也适合进行小型 SoC 集成与扩展研究。
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CVA6-Safe
CVA6-Safe 是一套实验性的 CVA6 子系统，可工作在双核锁步模式，也可将两个核心拆分为独立运行。锁步模式加入比较式故障检测和缓存错误检测/纠正；split 模式则关闭这些保护，以普通双核非对称多处理方式运行。该项目适合研究容错 RISC-V 架构的工程师，但公开设计文档仍不完整，仓库也没有声明获得 ISO 26262 认证。