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CVA6-Safe 是一套实验性的 CVA6 子系统，可工作在双核锁步模式，也可将两个核心拆分为独立运行。锁步模式加入比较式故障检测和缓存错误检测/纠正；split 模式则关闭这些保护，以普通双核非对称多处理方式运行。该项目适合研究容错 RISC-V 架构的工程师，但公开设计文档仍不完整，仓库也没有声明获得 ISO 26262 认证。
建议起步
分类：SoC 与子系统状态：编辑判断 · 实验阶段适合：工程师
核心速览
- 架构：由 CVA6 核心构成的双核锁步子系统，带缓存错误检测与纠正
- 工作模式：可在设计时或上电时选择锁步或 split/普通双核运行
- 保护边界：缓存 EDAC 在锁步模式开启，在 split 模式关闭
- 已展示目标：支持 IMAC、Zicsr 与 Sv32 的 32 位 CVA6 配置
- 成熟度边界：详细公开设计文档尚未完成，也没有功能安全认证声明
3星标
5分叉
SystemVerilog仓库主要语言（GitHub）
分类
SoC 与子系统
标签
OpenHWRISC-VSoCFault-tolerant / lockstepLockstepDCLSFault ToleranceEDACCVA6
适合人群
工程师研究人员
架构 / 侧重点
容错 / 锁步
贡献活跃度低活跃度
3
贡献者
0
待处理 Issues
0
近期提交（4 周）
0
开放中 PR
数据更新于 2026年10月12日
已核实的产业采用、贡献方与技术血缘、教学使用、演讲资料、技术文章及生态关联会依据具名来源逐步补充。
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