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CV-HPDCache 是一款面向 RISC-V 核心与加速器的可配置高性能 L1 数据缓存控制器。它采用多请求者、non-blocking 架构，可同时保持多笔读写请求，让互不重叠的访问乱序执行，并支持 write-through 或 write-back 策略以及 RISC-V 缓存管理和原子操作。该 IP 适合 SoC 与微架构工程师复用；CVA6 提供了具体集成路径，而验证环境的限制需要同时查看独立的 cv-hpdcache-verif 项目。
建议起步
分类：IP 组件状态：编辑判断 · 维护中适合：工程师
核心速览
- 角色：面向 RISC-V 核心与加速器的 SystemVerilog L1 数据缓存 IP
- 请求模型：支持多个请求者以及多笔 outstanding 读写事务
- 顺序性：地址重叠请求按消费顺序提交，地址不重叠请求可乱序执行
- 策略与 ISA：支持 non-allocate write-through、allocate write-back、RISC-V CMO、AMO 和 RVWMO
- 集成：CVA6 可通过 DCacheType 配置选择 HPDcache
延伸资源
120星标
57分叉
SystemVerilog仓库主要语言（GitHub）
分类
IP 组件
标签
OpenHWRISC-VIPL1 D-CacheNon-BlockingCacheL1High PerformanceSystemVerilog
适合人群
工程师研究人员贡献者
贡献活跃度低活跃度
17
贡献者
4
待处理 Issues
0
近期提交（4 周）
3
开放中 PR
数据更新于 2026年10月12日
知识库
2 篇论文
相关项目
CVA6
CVA6 是可配置的六级顺序执行 CORE-V 处理器家族，覆盖 32 位与 64 位嵌入式及应用级系统。现有 RTL 已包含 CV32A60X 等单发射配置和 CV32A65X 等双发射配置。指令集扩展、特权级和虚拟内存能力取决于所选配置：应用级配置可运行 Linux，而嵌入式 CV32A60X、CV32A65X 配置不包含 MMU 或 S/U 模式。仓库汇集处理器 RTL、验证环境、FPGA 集成与文档，适合核心选型、微架构研究，以及通过 CV-X-IF 探索自定义扩展。
CV-HPDCache Verification
cv-hpdcache-verif 是 CV-HPDCache 子系统的专用验证环境，覆盖缓存控制器与预取器，并提供由 Python 驱动的编译、单项测试和回归流程。它适合从事缓存正确性和子系统集成的工程师，但目前并不是开箱即用的稳定验证基线：公开资料只确认 CFG1 可工作，SystemVerilog PLRU 模型被停用，可选 AXI5 适配器也尚未完成验证。缓存 RTL 本身位于独立的 cv-hpdcache 仓库。